UES IP Core—— 用最少的資源，解決最大的吞吐量！

IP核（Intellectual Property core）是一段具有特定電路功能的硬體描述語言程序，常常被用於數字電路中。該程序與集成電路的工藝無關，可以移植到不同的半導體工藝中以生產集成電路晶片，從而幫助開發人員減少工作量，並縮短產品上市時間。

虹科電子— 非網管以太網交換機IP核（UES）是一個即用型的解決方案，它實現了一個無阻塞交叉矩陣，該矩陣允許所有端口之間進行線速通訊。交換機在轉發每個幀之前先對其進行緩存和驗證，而等待時間已被最小化到納秒級。此外，UES支持 IEEE 1588 V2 透明時鐘功能。該功能可糾正引入交換機產生的錯誤的 PTP 幀，從而使 IEEE 1588 同步設備之間的互連保持最高水平的準確性。

【關鍵特性】

1、高性能

實現端口之間的全交叉矩陣以實現最大吞吐量。

2、快速

虹科專有的 MAC 地址匹配機制，大大縮短了延遲時間。

3、高效

經過優化，僅需很少的邏輯資源即可在低成本 FPGA 組件上實現。

4、靈活

完全可擴展且可配置，以獲得最佳的功能-尺寸平衡。參數設計員可使用：

▪ 端口數量：可配置的 3 至 16 個以太網端口

▪ 緩衝區隊列長度

▪ IEEE透明時鐘功能

5、自動

MAC 地址學習和老化（預設存儲容量為 2048 個 MAC 地址）。

非網管以太網交換機IP核框圖

用於 Xilinx Vivado 工具的非網管以太網交換機 IP 內核— 輕鬆整合到 FPGA 設計中

虹科非網管以太網交換機IP核是實現基於以太網的工業網路的完美解決方案。它為以太網 PHY 設備提供 MII/GMII/RGMII 本地接口，並且可以與 Xilinx IP 結合以支持 RMII 或 SGMII 以及其他接口。它還支持將 AXI4-Stream 接口連接到其他不具有基於 MAC 接口的 IP 核。

UES IP核可在以下 Xilinx FPGA 系列上得到支持：

  • 6 系列（Spartan、Virtex）
  • 7 系列（Zynq、Spartan、Artix、Kintex、Virtex）
  • 超大規模（Kintex、Virtex）
  • Ultrascale+（Zynq MPSoC、Kintex、Virtex）

透過利用新的 Xilinx Vivado 工具，可以將 UES 輕鬆整合到用戶的 FPGA 設計中，該工具允許在圖形用戶界面中使用 IP 核並以簡便的方式配置 IP 參數。若想了解更多關於虹科UES IP核的資訊，歡迎隨時聯繫我們！

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