在IP核的開發過程中，面臨著許多關鍵技術，比如IP核的規格定義、基於介面的設計、IP核測試存取結構標準、IP核的驗證與打包等。對於IP核的驗證，主要是建立參照模型和測試平臺，然後進行回歸測試和形式驗證。這裡參照的模型主要用於對系統功能進行驗證以及和RTL模型的對照驗證，該模型主要用Verilog HDL等語言來構造。測試平臺的建立與子模組設計並行，搭建驗證環境和開發測試用例，並針對IP核的行為級模型對測試環境和測試用例進行調試，從而同步準備好用來模擬測試RTL級IP核的驗證環境和測試用例。

模擬和驗證是開發任何高品質的基於 FPGA 的 RTL 編碼過程的基礎。在下方的文章中，我們將分享我們設計過程中的關鍵步驟，並將基於宏虹乙太網IP核產品組合進行介紹。