MTSN IP核是一個靈活的HDL代碼，可以生成TSN端點或TSN橋接實現。該IP提供了一組豐富的通用參數，以獲得最佳的功能資源權衡。由於Vivado IPI提供了GUI介面，因此可以在VHDL級別或以圖形方式配置這些通用專案。
MULTIsync IP核是一個多協議冗餘時間同步核，可提供亞微秒的時間同步，從而為每種情況提供最大的 靈活性。它能夠使用IEEE 1588-2008（PTPv2）和IRIG-B時間同步協議提供時間同步
精確時間基礎是Xilinx FPGA的IEEE1588-2008 v2相容時鐘同步IP內核。它能夠準確地為IEEE 1588報文打上時間戳記，並提供相容的計時器。所有這些過程均由硬體模組執行
MULTIsync IP核是一個多協議冗餘時間同步核，可提供亞微秒的時間同步，從而為每種情況提供最大的 靈活性。它能夠使用IEEE 1588-2008（PTPv2）和IRIG-B時間同步協議提供時間同步
IRIGtimeM 在FPGA器件上實現相容IRIG 200-04的時間同步主站。該IRIG-B主站IP旨在支援所有IRIG-B編碼運算式以及DCLS和AM調製，以提供最大靈活性
IRIGtimeS 在FPGA器件上實現相容IRIG 200-04的時間同步從站。該IRIG-B從站IP核已被設計為支援所有IRIG-B編碼運算式以及DCLS和AM調製，以提供最大靈活性
在IP核的開發過程中，面臨著許多關鍵技術，比如IP核的規格定義、基於介面的設計、IP核測試存取結構標準、IP核的驗證與打包等。對於IP核的驗證，主要是建立參照模型和測試平臺，然後進行回歸測試和形式驗證。這裡參照的模型主要用於對系統功能進行驗證以及和RTL模型的對照驗證，該模型主要用Verilog HDL等語言來構造。測試平臺的建立與子模組設計並行，搭建驗證環境和開發測試用例，並針對IP核的行為級模型對測試環境和測試用例進行調試，從而同步準備好用來模擬測試RTL級IP核的驗證環境和測試用例。
模擬和驗證是開發任何高品質的基於 FPGA 的 RTL 編碼過程的基礎。在下方的文章中，我們將分享我們設計過程中的關鍵步驟，並將基於宏虹乙太網IP核產品組合進行介紹。
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